PAÜ .:. Eğitim Öğretim Bilgi Sistemi

Yazdır

DERS BİLGİLERİ

Ders Kod	Ders Ad	T+U Saat	Yarıyıl	AKTS
EEEN 357	SAYISAL TASARIM VE VHDL PROGRAMLAMA	3 + 0	7. Yarıyıl	4

DERS TANIMI

Ders Düzeyi	Lisans
Ders Türü	Seçmeli
Dersin Amacı	Sayısal sistemlerin temel çalışma prensiplerini kavrayarak, VHDL kullanarak sayısal prensiplerle çalışan tasarımlar gerçekleştirmek. Bu tasarımları modül devrelere dönüştürmek. Modüler tasarım yapabilme becerisini öğrenciye kazandırmaktır.
Ders İçeriği	Çok yüksek hızlı entegre devre donanım tanımlama diline (VHDL ) giriş, FPGA tasarım sürecine genel bakış, Kombinasyonel devrelerin VHDL ile tanımlanması, Flip-Flop’ların VHDL ile modellenmesi, Çoğullayıcı devreler için VHDL modelleme, VHDL operatörleri, fonksiyonları ve prosedürleri, VHDL kütüphane paketleri, Sayaçların VHDL modellenmesi, Programlanabilir mantık aygıtları (ROM, PLA, PAL, PLD) ile tasarım.
Ders Ön Koşul	Dersin ön koşulu yok.
Ders Yan Koşul	Dersin yan koşulu yok.
Öğretim Sistemi	Yüz Yüze

DERS ÖĞRENME KAZANIMLARI

1	Sayısal sistemler ile ilgili temel kavramları bilir ve analiz yapabilir.
2	FPGA yapılarını bilir.
3	VHDL donanım programlama dilini bilir ve kod yazabilir.
4	Kombinasyonel devre elemanlarının temel çalışma özelliklerini bilir ve kod yazabilir.
5	Senkron ardışık lojik devre elemanlarının (Flip-Flop, Latch) temel çalışma özelliklerini bilir ve kod yazabilir.
6	Yazmaçların ve sayıcıların temel çalışma özelliklerini bilir ve kod yazabilir.
7	VHDL kullanarak modüler tasarım yapmayı bilir.

DERS ÖĞRENME KAZANIMININ PROGRAM YETERLİLİKLERİNE KATKISI

No	PY 01	PY 02	PY 03	PY 04	PY 05	PY 06	PY 07	PY 08	PY 09	PY 10	PY 11
ÖK 001	2	5	3	2		2	1	1		1	4
ÖK 002	2	5	2		3	2	2			1
ÖK 003	2	4	2	3			1		3	3	1
ÖK 004	1	4	2	3	1	1	2	3	1	3	2
ÖK 005	1	3	2		1	2		3	1	1	1
ÖK 006	1	3	3		3	2		1	2	1	1
ÖK 007	1	1	3	4	3	2	1	2	2	1	2
Ara Toplam	10	25	17	12	11	11	7	10	9	11	11
Katkı	1	4	2	2	2	2	1	1	1	2	2

AKTS / İŞ YÜKÜ TABLOSU

Etkinlik	Sayısı	Süresi (Saat)	Toplam İş Yükü (Saat)
Ders Süresi(14 hafta/teorik+uygulama)	14	3	42
Sınıf Dışı Ders Çalışma Süresi(Ön çalışma, pekiştirme)	14	3	42
Arasınavlar(hazırlık süresi dahil)	1	6	6
Yarıyıl Sonu Sınavı(hazırlık süresi dahil)	1	14	14
Toplam İş Yükü Dersin AKTS Kredisi			104 4

DERS ŞUBELERİ

Dönem seçiniz :

	Ders Dönemi	Şube No	Dersi Veren Öğretim Elemanı
Detay	2021-2022 Güz	2	BEDRİ BAHTİYAR
Detay	2020-2021 Güz	2	BEDRİ BAHTİYAR

Yazdır

Ders Şube Detayları

Dersin Kodu	Dersin Ad	Saat (T+P)	Şube No	Öğretim Dili	Şube Dönemi
EEEN 357	SAYISAL TASARIM VE VHDL PROGRAMLAMA	3 + 0	2	Türkçe	2021-2022 Güz

Öğretim Elemanı	E-Posta	İç Hat	Ders Yeri	Devam Zorunluluğu
Dr. Öğr. Üyesi BEDRİ BAHTİYAR	bedribahtiyar@pau.edu.tr		MUH A0312 MUH A0434	Dersin Devam Yüzdesi : %70

Amaç		Sayısal sistemlerin temel çalışma prensiplerini kavrayarak, VHDL kullanarak sayısal prensiplerle çalışan tasarımlar gerçekleştirmek. Bu tasarımları modül devrelere dönüştürmek. Modüler tasarım yapabilme becerisini öğrenciye kazandırmaktır.
İçerik		Çok yüksek hızlı entegre devre donanım tanımlama diline (VHDL ) giriş, FPGA tasarım sürecine genel bakış, Kombinasyonel devrelerin VHDL ile tanımlanması, Flip-Flop’ların VHDL ile modellenmesi, Çoğullayıcı devreler için VHDL modelleme, VHDL operatörleri, fonksiyonları ve prosedürleri, VHDL kütüphane paketleri, Sayaçların VHDL modellenmesi, Programlanabilir mantık aygıtları (ROM, PLA, PAL, PLD) ile tasarım.

Haftalık Konu Başlıkları

Hafta	Konular
1	Programlanabilir sayısal devreler
2	FPGA lar
3	VHDL Genel Yapısı
4	Veri tipleri
5	Operator, Attribute ve Generic'ler
6	Eş zamanlı devreler
7	Sıralı derveler
8	When komutu
9	Generate, Block deyimleri
10	Process kullanımı
11	Kombinasyonel Devreleri Tasarlamak İçin Sıralı Kod Kullanılması
12	Sinyaller ve değişkenler
13	Paketler ve komponentler
14	Fonksiyonlar ve Prosedürler

Materyaller

Materyal belirtilmemiştir.

Kaynaklar

Kaynaklar	Kaynak Dili
Perry, Douglas P., VHDL: Programming by Example	Türkçe

Ders Değerlendirme Sistemi

T+U : Teorik + Pratik
PY: Program Yeterlilikleri
ÖK: Ders Öğrenme Kazanımları

Aday Öğrenci